[vlsi-nastava:2005] - Odbrana (za Gvozdena) i Xilinx ISE by "Vladimir Skrbic" <skrba@EUnet.yu>

Pitanje za odbranu domaceg, a i inace za projektovanje uredjaja: zbog problema sa uzlazno-silaznim ivicama takta u Synplicity-u, nisam mogao da nateram frejmer da radi u realnom vremenu, vec mi Line_no kasni 2 periode CLK, a Pixel_no 1 periodu (ostali signali nemaju nikakvo kasnjenje). Posto manja kasnjenja od ovih nisam mogao da napravim a da moze da se sintetizuje, da li je bolje ostaviti to tako kako je, ili da namerno zakasnim i ostale signale pa da svi izlazi kasne 2 CLK? Ovo pitam jer ako su svi jednaki, dodajem nekoliko kola za kasnjenje (flip-flopova) vise u dizajn, a inace neki kasne manje a neki vise. Sta je bolje (vise poena) ?

Za Xilinx ISE, moze li kratko uputstvo? Napravio sam novi projekat i uvezao vhd fajl (nisam nigde video opciju za otvaranje Synplicity fajla) i sta onda? Probao sam neke opcije za sintezu, ali nigde nisam nasao nesto za implementaciju. Jel treba da mi napravi sliku sa brdom linja i veza, ili generise samo neki tekstualni izvestaj?

Hvala puno na bilo kakvom savetu i pomoci.


Pozdrav,
Vlada