[vlsi-nastava:2005] - Re: Odbrana (za Gvozdena) i Xilinx ISE by "Aleksandar Milutinovic" <aca.mil@galeb.etf.bg.ac.yu>

Mislim da ne smes da ostavis razlicita kasnjenja, vec da zakasnis sta je potrebno. Mozda ovo nije imperativ, ali je svakako primerenije da svi podaci na izlazu u istom taktu budu "u fazi".

Pozdarv,
Sale
  Pitanje za odbranu domaceg, a i inace za projektovanje uredjaja: zbog problema sa uzlazno-silaznim ivicama takta u Synplicity-u, nisam mogao da nateram frejmer da radi u realnom vremenu, vec mi Line_no kasni 2 periode CLK, a Pixel_no 1 periodu (ostali signali nemaju nikakvo kasnjenje). Posto manja kasnjenja od ovih nisam mogao da napravim a da moze da se sintetizuje, da li je bolje ostaviti to tako kako je, ili da namerno zakasnim i ostale signale pa da svi izlazi kasne 2 CLK? Ovo pitam jer ako su svi jednaki, dodajem nekoliko kola za kasnjenje (flip-flopova) vise u dizajn, a inace neki kasne manje a neki vise. Sta je bolje (vise poena) ?