[vlsi-nastava:2005] - Re: problem sa upozorenjem by Gvozden Marinkovic <mgvozden@EUnet.yu>

Koliko vidim, neki signal koristis za okidanje FF-a (vodis na CLK). Ovo 
nije greska, ukoliko isti signal vodis samo na jedan FF (recimo radi 
sinhronizacije sa nekim kolom koje radi na drugoj ucestanosti) ili 
ukoliko izlaz FF-a ne koristis za racunanje sledecih stanja state masine.

Jedini sistemski takt se ravnomerno distribuira (u istom trenutku) na 
sve FF-ove u okviru Xilinx-a.

Pozdrav

Gvozden


martin wrote:

>         Ovo ti je ozbiljno upozorenje, taj tvoj clock koji treba da samo 
> jednom okine je synplify postavio na sistemski klok i okinuce ga svaki 
> put kad i sistemski clock okine (tj. pretpostavljam na 27 MHz). To se 
> desava verovatno zato sto tvoj klok okida neki flip flop u CLB celiji, 
> tj. vezan je na clk ulaz tog flip flopa, mislim da ti je najbolje da 
> ostavis tako i da uvedes ce (clock enable) koji postoji normalno u 
> Spartan II) i na njega prikacis taj tvoj clock koji ce biti aktivan samo 
> u jedno taktu kada ti je to vec potrebno. Onda mozes da stavis nesto 
> tipa if ce = '1' then ...
>  
>      Prilicno sam siguran u gore navedeno ali ako gresim neka me ispravi 
> neko ko je 100% siguran.
>  
>    martin.
>
>     ----- Original Message -----
>     *From:* Nenad Rogulja <mailto:nenadrogulja@yahoo.co.uk>
>     *To:* vlsi-nastava@titan.etf.bg..ac.yu
>     <mailto:vlsi-nastava@titan.etf.bg.ac.yu>
>     *Sent:* Saturday, January 29, 2005 11:22 AM
>     *Subject:* Re: [vlsi-nastava] problem sa upozorenjem
>
>     To je definitivno upozorenje, a ne greska. Koji signal, Sinplify,
>     prepoznaje kao clk? Grubo receno: onaj koji se koristi u razlicitim
>     modulima, a okida nesto na ivicu. Naime clk signali imaju poseban,
>     preferenciran, nacin povezivanja sa celijama. Biti clk signal je
>     privilegija, a ne mana. Takav signal kroz DLL garantuje mali
>     slew-rate, tj. fazni pomak u okidanju u razlicitim delovima uredjaja
>     i drugo... Jedini problem je ako ti treba vise od cetiri (valjda
>     toliko, look at datasheet) clk  signala. Default frequency je,
>     mislim, za Spartan II oko 100MHz, tako da ti nece praviti problema u
>     implementaciji (tvoj, ne sign1_clk signal ce sigurno okidati sa
>     manjom ucestanoscu - zar ne?). A mozda si program zbunio i sa 'clk'
>     sufiksom.
>      
>     Savet: Koristite opisna (self-describing) imena za vase signale.
>      
>     U svakom slucaju, upozorenja nisu skodljiva, ako zakljucute da vam
>     ne skode :)
>      
>     Svakako nije pametno da zbog upozorenja ove vrste menjas dizajn, jer
>     je to stvar koja se negde moze iskljuciti na nivou Sinplify-a. Pa u
>     krajnjem slucaju ga i postavi da bude clk.
>      
>     Pozdrav,
>     Nenad Rogulja
>
>     */Aleksandar Milutinovic <aca.mil@galeb.etf.bg.ac.yu>/* wrote:
>
>         Sinplify mi daje ovo upozorenje i ja ne znam da ga resim.
>          
>         Net sign1_clk appears to be a clock source which was not
>         identified. Assuming default frequency.
>          
>         Razumeo sam sta je, samo ne znam kako da ga se resim. Sign1 mi
>         je signal koji se salje iz jednog automata za drugi koji treba
>         da reaguje samo jednom na njega. Zato sam skoro celo
>         telo procesa stavio u if rising_edge(sign1) then ... end if
>         blok. To sve lepo radi, cak i nemam nista protiv sto ovo nije
>         prepoznato kao takt signal, jer to i nije. Jedino se Simplicity
>         buni. A posle i Xilinx ISE. Kada iskljucim ovaj uslov, ne javlja
>         se upozorenje.
>         Da li neko ima ideju ili je pomocu nekih trikova resio ovo ?
>          
>         Pozdrav,
>         Sale 
>
>     ------------------------------------------------------------------------
>     Do you Yahoo!?
>     Yahoo! Search presents - Jib Jab's 'Second Term'
>     <http://us.rd.yahoo.com/evt=30648/*http://movies.yahoo.com/movies/feature/jibjabinaugural.html>