[vlsi-nastava:2005] - Re: problem sa upozorenjem by Nenad Rogulja <nenadrogulja@yahoo.co.uk>

To je definitivno upozorenje, a ne greska. Koji signal, Sinplify, prepoznaje kao clk? Grubo receno: onaj koji se koristi u razlicitim modulima, a okida nesto na ivicu. Naime clk signali imaju poseban, preferenciran, nacin povezivanja sa celijama. Biti clk signal je privilegija, a ne mana. Takav signal kroz DLL garantuje mali slew-rate, tj. fazni pomak u okidanju u razlicitim delovima uredjaja i drugo... Jedini problem je ako ti treba vise od cetiri (valjda toliko, look at datasheet) clk  signala. Default frequency je, mislim, za Spartan II oko 100MHz, tako da ti nece praviti problema u implementaciji (tvoj, ne sign1_clk signal ce sigurno okidati sa manjom ucestanoscu - zar ne?). A mozda si program zbunio i sa 'clk' sufiksom. 
 
Savet: Koristite opisna (self-describing) imena za vase signale.
 
U svakom slucaju, upozorenja nisu skodljiva, ako zakljucute da vam ne skode :)
 
Svakako nije pametno da zbog upozorenja ove vrste menjas dizajn, jer je to stvar koja se negde moze iskljuciti na nivou Sinplify-a. Pa u krajnjem slucaju ga i postavi da bude clk.
 
Pozdrav,
Nenad Rogulja

Aleksandar Milutinovic <aca.mil@galeb.etf.bg.ac.yu> wrote:
Sinplify mi daje ovo upozorenje i ja ne znam da ga resim.
 
Net sign1_clk appears to be a clock source which was not identified. Assuming default frequency.
 
Razumeo sam sta je, samo ne znam kako da ga se resim. Sign1 mi je signal koji se salje iz jednog automata za drugi koji treba da reaguje samo jednom na njega. Zato sam skoro celo telo procesa stavio u if rising_edge(sign1) then ... end if blok. To sve lepo radi, cak i nemam nista protiv sto ovo nije prepoznato kao takt signal, jer to i nije. Jedino se Simplicity buni. A posle i Xilinx ISE. Kada iskljucim ovaj uslov, ne javlja se upozorenje.
Da li neko ima ideju ili je pomocu nekih trikova resio ovo ?
 
Pozdrav,
Sale 

		
---------------------------------
Do you Yahoo!?
 Yahoo! Search presents - Jib Jab's 'Second Term'