[vlsi-nastava:2005] - Re: Pitanje za sve u vezi vhdl-a? by "Alic Bojan" <nrider@panet.co.yu>

 Hvala ti ,uspeo sam . Nisam se setio forme out(0) za vektor. Cak nisu
potrebni ni pomocni signali, moze direktno na vektor.
    Pozdrav
----- Original Message -----
From: "Aleksandar Savic" <asavic2002@yahoo.com>
To: <vlsi-nastava@titan.etf.bg.ac.yu>
Sent: Thursday, June 23, 2005 12:28 PM
Subject: Re: [vlsi-nastava] Pitanje za sve u vezi vhdl-a?


> >
> >Ako, recimo, u registar imam 4 ulazne linije i to:
> >    din0: in std_logic;
> >    din1: in std_logic;
> >    din2: in std_logic;
> >    din3: in std_logic;
> >
> >ja ne znam kako da ih povezem sa izlaznim vektorom
> >    dout: out std_logic_vector (3 downto 0);
> >
> >Da li je to uopste moguce?
>
> Pa mislim da je moguce to uraditi preko signala.
> npr. signal dat_in0;
>  onda negde u nekom procesu
> dat_in0 <= dino;
> a van procesa (da bi bilo paralelno izvrsavanje)
> out(0) <= dat_in0;
>
> Valjda si na to mislio.
>
> Pozdrav,
> Aleksandar
>
>
>
> ____________________________________________________
> Yahoo! Sports
> Rekindle the Rivalries. Sign up for Fantasy Football
> http://football.fantasysports.yahoo.com
>
> -----------------------------------------------------------------
> Informacije vezane za predmet Racunarski VLSI sistemi:
>    http://titan.etf.bg.ac.yu/~gvozden/vlsi
> -----------------------------------------------------------------
> unsubscribe:
>    minimalist@titan.etf.bg.ac.yu?subject=unsubscribe%20vlsi-nastava
> -----------------------------------------------------------------
>