[vlsi-nastava:2005] - Re: Pitanje za sve u vezi vhdl-a? by Aleksandar Savic <asavic2002@yahoo.com>

>
>Ako, recimo, u registar imam 4 ulazne linije i to:
>    din0: in std_logic;
>    din1: in std_logic;
>    din2: in std_logic;
>    din3: in std_logic;
> 
>ja ne znam kako da ih povezem sa izlaznim vektorom
>    dout: out std_logic_vector (3 downto 0);
> 
>Da li je to uopste moguce?

Pa mislim da je moguce to uraditi preko signala.
npr. signal dat_in0;
 onda negde u nekom procesu 
dat_in0 <= dino;
a van procesa (da bi bilo paralelno izvrsavanje)
out(0) <= dat_in0;

Valjda si na to mislio.

Pozdrav,
Aleksandar


		
____________________________________________________ 
Yahoo! Sports 
Rekindle the Rivalries. Sign up for Fantasy Football 
http://football.fantasysports.yahoo.com