[vlsi-nastava:2006] - Re: pitanje iz VHDL by "Petar Partlov" <partlov@gmail.com>

Petlja u HDL-u izgleda ovako:

for counter in 1 to 10 loop
--telo petlje
end loop;

Slazem se da je ne treba koristiti za delove koji se sintetisu,
ali mozes da je koristis za test bench.
I neslazem se da je Stoja kreatura,bar ne veca od tebe.