[vlsi-nastava:2006] - Re: Re: pitanje iz VHDL by Aleksandar Milutinovic <salewtg@yahoo.com>

Za test-bench je OK. 

>>> "I neslazem se da je Stoja kreatura,bar ne veca od tebe."

Toliko toga u jednoj recenici!   Sve je jasno.

Sale

Petar Partlov <partlov@gmail.com> wrote: 
Petlja u HDL-u izgleda ovako:

for counter in 1 to 10 loop
--telo petlje
end loop;

Slazem se da je ne treba koristiti za delove koji se sintetisu,
ali mozes da je koristis za test bench.
I neslazem se da je Stoja kreatura,bar ne veca od tebe.



-----------------------------------------------------------------
unsubscribe:
   minimalist@rti.etf.bg.ac.yu?subject=unsubscribe%20vlsi-nastava
-----------------------------------------------------------------


 
---------------------------------
Check out the all-new Yahoo! Mail beta - Fire up a more powerful email and get things done faster.