[vlsi-nastava:2007] - Re: pitanje za asistenta by "Drasko Injac" <draskoi@gmail.com>

Evo sta sam na nasao:

1. MASTER postavlja signale na uzlaznu ivicu takta i signale od SLAVE-a
ocitava na sledecu ( ili jednu od sledecih ) uzlaznu ivicu takta.

2. Postoje 3 nacina na koji SLAVE moze zavrsiti ciklus:


1) Asynchronous Cycle Termination -> ACK_O je KOMBINACINOG tipa. Kao u
primeru "wishbone kompatibilnog porta" - prakticno ACK_0 = STB_I u tom
primeru.
Tj -> slave ne "odgovara" ni na kakvu ivicu CLK-a ...
( jedna operacija traje 1 wb ciklus )
- ovakvi su svi primeri u knjizi, primer tog wb porta, Sasin domaci ...


2) Synchronous Cycle Termination -> tu se ACK_O postavlja na sledecu rastucu
ivicu CLK_I nakon sto je detektovan postavljeni STB_I
( jedna operacija traje 2 wb ciklusa )

3) Advanced Synch. Cycle Termination ( nebitno trenutno )


No, kako god bilo -> odgovor SLAVEA se sigurno ne postavlja ni na koju
silaznu ivicu takta.
Ili je kombinacioni odgovor (1) ili je sinhroni (2). ( vise o ovome ima u
wbspec3 )




E sad, mozda ja nesto prevodim/shvatam lose iz navedenog pravila -> no, kod
Asynchronous Cycle Termination - ACK_I ne zavisi od CLK_I .. da li to znaci
da se "kosi sa pravilom 4.10" ?



On 1/28/07, Rade Jakovljević <radegm@gmail.com> wrote:
> Ovde pise da se svaka aktivnost u vezi sa wb interfejsom vrsi na uzlaznu
> ivicu takta, odnosno da se svi signali registruju - ocitavaju na uzlaznu
> ivicu. To znaci da ce tamo neki master postavljati svoje signale tako da
> ocekuje da ih mi pokupimo na uzlaznu ivicu. Mi cemo nas ack_o, err_o...
> postaviti "kad hocemo" ali pod uslovom da na sledecu uzlaznu ivicu takta od
> postavke ack signala mozemo da obezbedimo masteru podatke koje on ocekuje,
> jer ce ih on tada ocekivati (na prvu uzlaznu ivicu takta na kojoj je
> ack='1'). Zato je ovo pravilo uvedeno, mada se ovde stvarno ne pominje
> nikakva silazna ivica, to je dobar trenutak za postavljanje nekih izlaznih
> signala jer je na sredini izmedju uzlazne (kada mi ocitavamo podatke) i
> uzlazne (kada master ocitava nase rezultate). Naravno ovo je u slucaju kada
> imamo max. brz odziv, nas uredjaj (slave) moze i da "kulira" par taktova,
> tj. da unese WSS (wait stanja), tako sto ne postavi odmah na prvu silaznu
> ivicu ack_o nego na neku narednu.
>
> Ovo ne pise u wbspec, verovatno je asistent pricao o tome na vezbama, ali
> na zalost ja sam od onih koji su vezbe pratili prosle godine...
>
> Evo ovako sam ja razumeo WB filozofiju, ako nisam u pravu neka me odmah
> neko razuveri, dok nisam implementirao svoju kontrolnu jedinicu. :)
>
> Pozdrav
>
> 2007/1/28, Nenad Tesovic <tesovicn@gmail.com>:
> >
> >
> > Sasa Stojanovic wrote:
> > >> Master reaguje SAMO na uzlaznu ivicu takta.
> > >> Slave reaguje SAMO na silaznu ivicu takta.
> > > wbspec_b1, strana 56, pravilo 4.10.
> >
> > RULE 4.10
> > The clock input [CLK_I] to each IP core MUST coordinate all activities
> > for the internal logic within the WISHBONE interface. All WISHBONE
> > output signals are registered at the rising edge of [CLK_I]. All
> > WISHBONE input signals must be stable before the rising edge of [CLK_I].
> >
> > Ja ne vidim da se ovde pominje silazna ivica, niti se pominju master i
> > slave?
> > *
> > *
> >
> >
> >
> > -----------------------------------------------------------------
> > unsubscribe:
> >    minimalist@rti.etf.bg.ac.yu?subject=unsubscribe%20vlsi-nastava
> > -----------------------------------------------------------------
> >
>
>
> -----------------------------------------------------------------
> unsubscribe:
>   minimalist@rti.etf.bg.ac.yu?subject=unsubscribe%20vlsi-nastava
> -----------------------------------------------------------------