[vlsi-nastava:2007] - Re: Blokovski ciklusi by "Drasko Injac" <draskoi@gmail.com>

1) RTY -> mrzi me sada da ponovo listam specifikacije, no koliko se secam

   a) RTY uopste nije obavezan signal
   b) u specifikaciji pise kako blokovski protokol radi .. to sto nema RTY
signala, ne znaci da on NE SME da se koristi - vec samo da nije neophodan (
OSIM ako negde pise da NE sme .. a ja to nisam nasao .. mada, nije bas da
sam nesto preterano detaljno citao )

Wishbone je frlo fleksibilan -> ako ne pise da ne sme, onda je dozvoljeno


2) Heh .. ja sam ACK odradio kombinaciono .. takodje prvi podatak iz FIFOa
je preko trostatickih bafera vezan za magistralu .. kad mi dodje zahtev za
citanje, ACK se odmah generise a i podatak je tu .. na sledecu ivicu, FIFO
pokazivac se automatski inkrementira .. tako da ako na tu sledecu dodje opet
zahtev za citanje -> opet sve isto .. i moze tako do sutra ;p
blokovsko citanje je podrzano i to maks. brzo

Koliko mi se cini, ti si radio drugacije .. sinhrono  .. stvarno nemam
vremena sada da razmisljam o tom slucaju ..

No, mislim da se to opet moze "transparentno" napraviti -> na tu ivicu ako
je "dosao zahtev i spreman si" ACK 1 inace ACK 0 + "spremi se" ... na
sledecu ivicu isto tako ..
Kad i dodje do blokovskog moda -> taj protokol opet radi .. ako ne stize,
automatski unosi WSS


- no .. za upis -> kazem ti -> jel se slazes da je tebi blokovski upis
podrzan hardverski?
po WB definiciji -> podrzan je ( WB nigde ne navodi koliki je maks broj WAIT
stanja .. ako navodi, ispravite me? )
Tj, pravis "univerzalno" .. mozda neki Master zeli da se pati cekajuci ;p






On 1/30/07, Rade Jakovljević <radegm@gmail.com> wrote:
> Ja ipak mislim da ima male razike. Sad sam gledao po ovoj specifikaciji i
> u ovome je stvar: Kod blokovskog upisa ne treba da saljes masteru rty, vec
> samo da oboris ACK, pre uzlazne ivice po kojoj ce on postaviti novi podatak,
> tako da ga on ni ne postavi, jer na DAT_O linijama vec stoji postavljen
> podatak. E sad koji podataka, pa mislim da ima 1. Sad cu objasniti koji.
>
> Kad postavimo ACK_O za prvi podatak koji upisujemo (mozemo da upisemo ovaj
> 1.), na sledecu ivicu takta MASTER odmah postavi novi (takva je
> specifikacija protokola, koliko sam ja zakljucio iz dijagrama). Ako ostavimo
> ACK_O do sledece uzlazne ivice, onda ce on da postavi jos 1 iako nismo ni
> ovaj 2. upisali. Zato mi odmah po uzlaznoj ivici na koju je master
> registrovao da smo upisali 1. i postavio 2. podatak da oborimo ACK_O, da bi
> MASTE na sledecu ivicu video da smo se vec zadihali i da nam treba predah,
> tako da on tada nece postaviti novi podatak, ali ce drzati stari - to je
> razlika izmedju single block ciklusa koji su povezani i block ciklusa.
> Mi sa nasim Slave-om cekamo dok se transmitter ne oslobodi i uzmemo
> podatak sa magistrale, upisemo ga standardno i postavimo opet ACK_O isto kao
> malopre od jedne opadajuce do 2 opadajuce ivice, da master na samo 1 taktu
> postavi novi sledeci podatak i da jadnik opet ceka 130+ taktova da mi to
> posaljemo. :)
>
> Ako nisam u pravu, nek me neko ispravi dok nisam uradio ovako...
>
> Pozdrav
>
> 2007/1/30, Drasko Injac <draskoi@gmail.com>:
> >
> > I ja sam razmisljao o istoj stvari - zasto podrzavati "blokovski upis"
> > ako imamo sam jedan registar koji se prazni svakih 130+ taktova.
> >
> >
> > No, u sustini, koliko sam shvatio, bitno je samo da se ispostuje
> > specifikacija wishbonea.
> >
> >
> > Ne postoje nikakvi zahtevi za brzinom odgovora -> vec samo za
> > "protokolom".
> > Tj -> ako tvoj Slave tokom blokovskog upisa stalno ubacuje Wait stanje
> > (ili nekoliko ), to se onda svede na Single upis ... ali, tehnicki, sto se
> > specifikacija tice -> podrzan je i blokovski ( jer to u ipak i jeste
> > blokovski) ..
> > Mozda ne najbrze sto teoretski moze ( a to je 1 ciklus 1 transfer ), no
> > podrzan je.
> >
> > Recimo na primeru onog Porta iz specifikacija -> u radu porta ne postoji
> > "detekcija blokovskog upisa" .. on uopste ne razlikuje da li se radi o
> > obicnom ili blokovskom upisu/citanju.
> > Vec po samoj konstrukciji, podrzan je blokovski upis.
> >
> > Tehnicki i u mom domacem, nema razlike izmedju blokovskog i single upisa
> > ... nikakve
> > ( doduse, jos nisam sve istestirao )
> >
> >
> > Hocu da kazem :) -> uredjaj koji podrzava single, podrzava i blokovski
> > OSIM ako zbog nekog slucaja nije moguce ispostvovati specifikaciju
> > Recimo ako pravis Master i ne mozes ni teoretski da saljes
> > adrese/podatke na svaku ivicu takta.
> >
> > Ili ako pravis neki kontroler .. onda ti je bitan onaj signal CYC_I koji
> > "rezervise uredjaj" tako da kontroler ne prepusta uredjaj drugom masteru dok
> > CYC ne opadne na 0.
> >
> > ----------------------------------------------------------
> >
> > Odnosno :) -> sta mozes uraditi "da ne podrzis blokovski upis" u tom
> > slucaju koji si naveo?
> > U vr' glave mozes napisati u specifikaciji da upis nije podrzan .. no,
> > hardverski, upis jeste podrzan...
> > ( takodje u tom slucaju imas RTY signal da obavesti da je uredjaj
> > "trenutno zauzet" )
> >
> >
> > E, sad .. sta pisati u specifikaciji ni meni nije jos jasno .. blokovski
> > upis jeste spor, ali je podrzan ..
> >
> >
> > Ispravite me ako gresim ..
> >
> > pozz
> >
> >
> > On 1/30/07, Rade Jakovljević < radegm@gmail.com> wrote:
> > >
> > > Imam problema sa razumevanjem nacina rada blokovskih ciklusa.
> > >
> > >
> > >
> >
> > -----------------------------------------------------------------
> > unsubscribe:
> >   minimalist@rti.etf.bg.ac.yu?subject=unsubscribe%20vlsi-nastava
> > -----------------------------------------------------------------
> >
> >
> >
>
> -----------------------------------------------------------------
> unsubscribe:
>   minimalist@rti.etf.bg.ac.yu?subject=unsubscribe%20vlsi-nastava
> -----------------------------------------------------------------