Re: Projektovanje resursa
Postovane kolege,
posto vidim da niko ne odgovara, ovaj put cu ja odgovoriti. Inace, lista je namjenjena da svi izmedju sebe komunicirate, a ja cu pratiti, i po potrebi davati svoje misljenje.
Pozdrav,
Sasa
PS Odgovore potrazite medju pitanjima.
Sasa Vitorovic <savitor85@gmail.com> wrote: Pozdrav svima,
Imam par pitanja:
1)Kod carry save addera, mislim da bi svaki carry izlaz trebalo da bude pomeren za jedno mesto ulevo. To sam probao i na primerima. Na primerima u materijalima to je negde prikazano negde nije. Ako nisam u pravu, voleo bih da mi neko objasni pravilo.
Takodje, na prvom slajdu koji se tice CSA, mislim da nedostaje jedno kolo za zicu koja bi isla od prenosa sabiraca skroz gore levo ka sabiracu koji je skorz dole levo.
Da, to sam vec govorio.
2)Kod barrel pomeraca-VHDL, slajd #2/6, zbog cega array_of_vectors ide od 0 do depth-2? Zbog cega se ne ide od 0 do depth-1?
Ako imate dva nivoa multipleksera, potreban je samo jedan niz signala kojima cete povezati ta dva nivo multipleksera. Indukcijom mozete zakljuciti da vam treba jedan manje niz signala od broja nivoa multipleksera.
3)Na slajdu Barel pomerac, izgled celije u prvom redu, zbog cega stoji
data_in((width+hor)mod width)?
Po meni, forumla bi trebalo da bude:
((1+hor)mod width)
jer se nalazimo u prvom redu.
Opsta formula bi bila:
((tekuci_red+hor)mod width)
Da, dobro zapazanje, na slici je lose napisano, ali u kodu koji slijedi stoji ispravna verzija. I ne zaboravite (w + h) mod w = h mod w.
Sledeca pitanja se odnose na Wishbone:
4)Primer Wishbone porta, slajd #3/7:
Zbog cega su dodele signalima ACK_O,DAT_O,PRT_O van procesa?
To vise ima veze sa modelovanjem u VHDL, i detaljnije objasnjenje bi bilo vece. Prvo pogledajte sliku. Na njoj vidite zavisnost pomenutih signala od ulaznih, i ta zavisnost nema potrebe da bude u procesu. Nemati nikakav algoritam koji bi zahtjevao proces.
Pozdrav,
Sasa Vitorovic
-----------------------------------------------------------------
unsubscribe:
minimalist@rti.etf.bg.ac.yu?subject=unsubscribe%20vlsi-nastava
-----------------------------------------------------------------
---------------------------------
Be a better pen pal. Text or chat with friends inside Yahoo! Mail. See how.
posto vidim da niko ne odgovara, ovaj put cu ja odgovoriti. Inace, lista je namjenjena da svi izmedju sebe komunicirate, a ja cu pratiti, i po potrebi davati svoje misljenje.
Pozdrav,
Sasa
PS Odgovore potrazite medju pitanjima.
Sasa Vitorovic <savitor85@gmail.com> wrote: Pozdrav svima,
Imam par pitanja:
1)Kod carry save addera, mislim da bi svaki carry izlaz trebalo da bude pomeren za jedno mesto ulevo. To sam probao i na primerima. Na primerima u materijalima to je negde prikazano negde nije. Ako nisam u pravu, voleo bih da mi neko objasni pravilo.
Takodje, na prvom slajdu koji se tice CSA, mislim da nedostaje jedno kolo za zicu koja bi isla od prenosa sabiraca skroz gore levo ka sabiracu koji je skorz dole levo.
Da, to sam vec govorio.
2)Kod barrel pomeraca-VHDL, slajd #2/6, zbog cega array_of_vectors ide od 0 do depth-2? Zbog cega se ne ide od 0 do depth-1?
Ako imate dva nivoa multipleksera, potreban je samo jedan niz signala kojima cete povezati ta dva nivo multipleksera. Indukcijom mozete zakljuciti da vam treba jedan manje niz signala od broja nivoa multipleksera.
3)Na slajdu Barel pomerac, izgled celije u prvom redu, zbog cega stoji
data_in((width+hor)mod width)?
Po meni, forumla bi trebalo da bude:
((1+hor)mod width)
jer se nalazimo u prvom redu.
Opsta formula bi bila:
((tekuci_red+hor)mod width)
Da, dobro zapazanje, na slici je lose napisano, ali u kodu koji slijedi stoji ispravna verzija. I ne zaboravite (w + h) mod w = h mod w.
Sledeca pitanja se odnose na Wishbone:
4)Primer Wishbone porta, slajd #3/7:
Zbog cega su dodele signalima ACK_O,DAT_O,PRT_O van procesa?
To vise ima veze sa modelovanjem u VHDL, i detaljnije objasnjenje bi bilo vece. Prvo pogledajte sliku. Na njoj vidite zavisnost pomenutih signala od ulaznih, i ta zavisnost nema potrebe da bude u procesu. Nemati nikakav algoritam koji bi zahtjevao proces.
Pozdrav,
Sasa Vitorovic
-----------------------------------------------------------------
unsubscribe:
minimalist@rti.etf.bg.ac.yu?subject=unsubscribe%20vlsi-nastava
-----------------------------------------------------------------
---------------------------------
Be a better pen pal. Text or chat with friends inside Yahoo! Mail. See how.
- References:
- Projektovanje resursa
- From: "Sasa Vitorovic" <savitor85@gmail.com>
- Projektovanje resursa
Previous by date: Projekat...
Next by date: Re: Projekat u apsolventskom roku
Previous by thread: Projektovanje resursa Next by thread: Projekat...
Previous by thread: Projektovanje resursa Next by thread: Projekat...