[vlsi-nastava:2008] - Re: clock na control word register by milmiljo@drenik.net

 Evo, da probam jednom ja tebi da pomognem, a ne samo da koristim 
tvoje odgovore...
 Ne trebaju ti drugi spoljasnji signali takta, mozes sam u nekim 
komponentama postavljati izlazne portove na 0 i 1, vezivati ih na neke 
ulazne portove druge komponente(entiteta) i u toj drugoj komponenti 
staviti da proces reaguje na taj ulazni port.
 Npr, mi smo u rw logici (koja se budi na clk) uveli 1 izlazni port 
primi koji po potrebi stavljamo na 1 i koji ide u cw registar, a cw 
registar se budi na ulazni port koji je vezan na taj port primi. 
Naravno, bice potrebna i neka ack signalizacija u suprotnom smeru kako 
bi rw logika znala da treba da spusti izlazni port na 0 (da bi i 
sledece postavljanje na 1 napravilo event).
 Inace, vrednost tog registra koji pominjes ce biti upisana za neko 
vreme koje je manje od signala takta, ali sam taj registar ce novu 
vrednost videti tek na sledeci signal takta jer ce se tek tada 
probuditi proces. Mislim da nije pametno da se kontrolna 
rec "provlaci" koraz registar, jer se gubi vreme, vec je mozda bolje 
da se Dbus linijama salje do svih komponenti kojima moze trebati, a da 
se iz cw_reg samo generise signal koji ce nekoj komponenti reci da 
primi vrednost sa ulaznog porta (koji je vezan na Dbus). 
 Video frejmer.doc fajl iz sekcije razno sa sajta je vrlo koristan, 
pogledaj.
Pozdrav,
 Milos Jovanovic.

Quoting Sasa Vitorovic <savitor85@gmail.com>:

> Pozdrav svima,
> 
> Red je bio i da se ja malo prikljucim:)
> 
> Interesuje me koji takt se dovodi na FFove registara? sigurno da to
> nije clk koji dolazi na tajmer. meni bi logicno bilo da sistem
> posalje neki takt posebno za to. Kod SDK, to je PCLK=2,45Mhz - takt
> na kom rade sve periferije. Kad upisem nesto u registar tek na
> sledeci signal takta se ta vrednost moze procitati iz registra.
> 
> S druge strane, to je menjanje interfejsa 8254, sto nije dozvoljeno.
> 
> Pozdrav,
>        Sasa Vitorovic