[vlsi-nastava:2004] - Re: TestBench ?! by "Sasa Rudan" <mprinc@galeb.etf.bg.ac.yu>

E Ivane...

ja sam nocima spavao po 2-3h da bih Gvozdenu poslao izvjestaj o
mogucim propustima, da bih prosao kroz sve testove i moguce
varijacije vasih ideja i na kraju pripremi izvjestaj, Mnogo
meilova je proteklo izmedju mene i Gvozdena dok nismo bili
zadovoljni; cesto sam se bunio zbog necega drugacijeg od
recenog i neke stvari olaksavao uz njegovo spremno prihvatanje.

Tesko je predvidjeti sve nase (i ja treba da branim domaci)
greske i pokriti ih da se na odbrani neka od njih ne bi
maliciozno ispoljila i oborila nas.

Mislim da ti je jasno da bih bez tih briga imao sasvim dovoljno
vremena i ideja da sakupim min. 40 poena na domacem, ali da
konacno upotrebim tvoje rijeci u pravu svrhu: "nema veze sto je
neko trosio dane..."

A ako te tjesi to sto sam ja sve prilagodio sebi, nemas razloga
za tjesenje, jer ne vidim, pored svih rijeci koje smo svi
zajedno culi i pisama procitali, zasto bih ja shvatio drugacije
za FIFO i magistralu i napravio drugacije od svih vas
ukljucujuci i Gvozdena i onda jos iskoristio svoju poziciju i
Gvozdenu iza ledja promjenio kod prilagodivsi ga sebi. Pa
mislim da je za to ipak potrebnu uvjerenje patoloskog
psihologa.

==========================

Odgovori:
EEEI format (nestrucni odgovori):

1. Nova verzija TestBench-a se je nova samo po tome sto je
konstanta F_RX_CLK izmjenjena na novu vrijednost (i to na
izricit zahtjev kolega koji rade domaci), kao i izbaceni
portovi koji su meni trebali uslijed testiranja, a jednom portu
je promjenjen smjer.

Svi koji su na to potrosili jedan dan i sada moraju novi da bi
portove vratili na stare vrijednosti, moje iskreno izvinjenje
;))

2. FIFO: magicne rijeci koje su mi zamjenile dane i dane
mukotrpnog rada:
    find: FIFO_SIZE
    replace with: 2**FIFO_SIZE
ili
    replace with: 2**FIFO_LINE

3.
>> rečeno čak da možemo da ožičimo portove na linije
magistrale!
Gotovo da je tako; 32-bitna magistrala se prepravlja u 5 min sa
5-6 redova, ali bih se osejcao budalom ako bih ti ih poslao :))

4.
> >> NAJBITNIJE 2: i blok ciklus moze biti sa WS taktovima,
dakle kome
> >> je sve ovo komplikovano neka pravi sve sinhrono u 2 takta,
a sa ACK neka
> >> odgovara tek u 2. taktu (u 1. taktu ACK je '0')
>
> Hm... Posle sedam dana od kad sam ja tvrdio da ovo može, a
_neko_ da ovo ne
> može i posle par izgubljenih dana na promenu dizajna, sada
ovo odjednom može
> a _tuđe_ izgubljeno vreme... pa to ionako nije bitno, zar ne?
>

Ideja BLOCK ciklusa i nije u WS stanjima (on samo cine
magistralu pseudo-(a)sinhronom) vec u ne obaranju CYC-a
(odnosno i drugih signala), tj. na visem nivou hijerarhije;
WISHBONE arbitraciji. Dakle, ponavljavam ovo je samo asistentov
ustupak i gledanje kroz prste mogucim greskama.

5.
>> Kako ćeš uopšte da znaš da nisi stigao da pripremiš podatak?
>> Kako ćeš da znaš da sledi uzlazna ivica takta pre nego što
pripremiš podatak za slanje?

CYC, ne CLK: dakle CYC se RASTEZE za jos jedan CLK (slijedece
uzlazne ivice). Eto, "demistifikacije naucnih argumenata"

6.
>> Brilijantno! Znači FIFO je malo sinhron a malo asinhron.
Revolucija u
>> digitalnoj elektronici je počela!
Eh, to me podsjeti na jednog nastavnika rusa iz sibira, koji se
odusevio kada je prije izvesnog broja godina otkrio novi
matematicki aparat: "Integrale",
Sinhroni-upis-asinhrono-citanje memorija je vec stara stvar i
vecina FPGA-ova ih posjeduje.

==========================

Nikako ne zelim da ovim svojim odgovorima bilo kome diktiram
sta treba da realizuje, samo sam smatrao da posle toliko dana
proucavanja test bench-a mogu najbolje svima da pomognem
(nikako da diktiram zahteve i stvaram novu specifikaciju). I
potrudicu se da se od sad drzim podalje od svega vezano za
domaci, jer se ocigledno to ne shvata kao pomoc.

Sasa Rudan