[vlsi-nastava:2005] - problem sa upozorenjem by "Aleksandar Milutinovic" <aca.mil@galeb.etf.bg.ac.yu>

Sinplify mi daje ovo upozorenje i ja ne znam da ga resim.

Net sign1_clk appears to be a clock source which was not identified. Assuming default frequency.

Razumeo sam sta je, samo ne znam kako da ga se resim. Sign1 mi je signal koji se salje iz jednog automata za drugi koji treba da reaguje samo jednom na njega. Zato sam skoro celo telo procesa stavio u if rising_edge(sign1) then ... end if blok. To sve lepo radi, cak i nemam nista protiv sto ovo nije prepoznato kao takt signal, jer to i nije. Jedino se Simplicity buni. A posle i Xilinx ISE. Kada iskljucim ovaj uslov, ne javlja se upozorenje.
Da li neko ima ideju ili je pomocu nekih trikova resio ovo ?

Pozdrav,
Sale