[vlsi-nastava:2005] - Re: problem sa upozorenjem by Vladimir Jokovic <joksa2000@yahoo.com>

--- Aleksandar Milutinovic
<aca.mil@galeb.etf.bg.ac.yu> wrote:

> Sinplify mi daje ovo upozorenje i ja ne znam da ga
> resim.
> 
> Net sign1_clk appears to be a clock source which was
> not identified. Assuming default frequency.
> 
> Razumeo sam sta je, samo ne znam kako da ga se
> resim. Sign1 mi je signal koji se salje iz jednog
> automata za drugi koji treba da reaguje samo jednom
> na njega. Zato sam skoro celo telo procesa stavio u
> if rising_edge(sign1) then ... end if blok. To sve
> lepo radi, cak i nemam nista protiv sto ovo nije
> prepoznato kao takt signal, jer to i nije. Jedino se
> Simplicity buni. A posle i Xilinx ISE. Kada
> iskljucim ovaj uslov, ne javlja se upozorenje.
> Da li neko ima ideju ili je pomocu nekih trikova
> resio ovo ?

Stavi i taj drugi modul da reaguje samo na clk
sistema, pa onda u okviru procesa koji reaguje na klok
ubaci taj tvoj signal i postavi uslov, ali neces moci
da postavis uslov tipa if tvoj_signal'event... Moraces
da radis drugacije. Uveedi stanja signala koji pratis
LOW i HIGH pa na osnovu promene tih stanja radi
ostalo. 

=====
Pozdrav od Jokse!


		
__________________________________ 
Do you Yahoo!? 
Meet the all-new My Yahoo! - Try it today! 
http://my.yahoo.com