[vlsi-nastava:2005] - Pitanje za sve u vezi vhdl-a? by "Alic Bojan" <nrider@panet.co.yu>

Ne znam da uradim nesto, pa ako neko zna bio bih mu veoma zahvalan da me uputi.Nije da mi je bas potrebno tj. napravio sam i bez toga rad,ali me mnogo nervira. A to je sledece:

 Ako, recimo, u registar imam 4 ulazne linije i to:
    din0: in std_logic;
    din1: in std_logic;
    din2: in std_logic;
    din3: in std_logic;

ja ne znam kako da ih povezem sa izlaznim vektorom
    dout: out std_logic_vector (3 downto 0);

Da li je to uopste moguce?

                     Hvala unapred svima
                        Pozdrav, Bojan